24 lutego, dwa dni po światowej premierze na targach CeBIT 2000, miała miejsce europejska prezentacja procesora VIA Cyrix III znanego wcześniej pod kodową nazwą Joshua. Nowy chip przeznaczony jest do konstrukcji komputerów kosztujących mniej niż 1000 dolarów.
Jeszcze przed przejęciem przez tajwański koncern VIA (znanego producenta chipsetów) firma Cyrix rozpoczęła prace nad procesorem Gobi. Początkowo miała to być zmodyfikowana wersja układów Cyrix MII, przeznaczona do współpracy nie z platformą Super Socket 7, lecz z nowo wprowadzonym przez Intela standardem Socket 370. Połączenie firm VIA i Cyrix nie spowodowało zaprzestania prac projektowych, co więcej – do założeń konstrukcyjnych wprowadzono nowe elementy oraz rozwiązania technologiczne stosowane przez firmę VIA: obsługę kodu 3DNow! i współpracę ze 133-megahercowym FSB.
Prace nad procesorem Joshua zakończono dopiero w tym roku. Już pierwsze dane techniczne opublikowane na początku stycznia wskazywały na to, że będzie to poważny konkurent intelowskiego Celerona.
VIA Cyrix III wykonany został w technologii 0,18 mikrona. Wraz z jądrem zintegrowano 64 KB pamięci podręcznej pierwszego poziomu (wspólnej dla danych i instrukcji) oraz 256 KB cache’u L2 pracującego z pełną prędkością rdzenia. Układ zasilany jest napięciem 2,2 V, czyli wyższym(!) niż w przypadku Celerona produkowanego w technologii 0,25 mikrona (2,0 V). Pomimo większego woltażu Cyrix III nie wydziela więcej ciepła niż odpowiadający mu pod względem częstotliwości model Intela. Jak zapewnia producent, do przeszłości należą już problemy ze zbyt wysoką temperaturą pracy i przegrzewaniem się struktury półprzewodnikowej, które pojawiały się w wypadku kości Cyrix MII.
 |
| W konstrukcji nowego procesora zastosowano jądro znane wcześniej pod kodową nazwą Cayenne. Układ wykorzystuje 32-bitową szynę adresową i 64-bitową szynę danych. W ramach jednej struktury krzemowej wraz z rdzeniem zintegrowano 256 KB pamięci podręcznej drugiego poziomu, pracującej z pełną częstotliwością zegara. |
Ponieważ nowy CPU przewidziany jest do montażu na płytach głównych ze złączem Socket 370, jest on w pełni zgodny z sygnałami logicznymi protokołu P6 wykorzystywanego przez procesory Intela. Również pamięć podręczna drugiego poziomu zapewnia kompatybilność ze wszystkimi typami dostępu stosowanymi w Celeronach (Un-cachable, Write-collecting/gathering, Write-protect, Write-through, Write-back). Jedyna niezgodność nowego układu firmy VIA ze specyfikacją P6 to brak obsługi, notabene nie udokumentowanego w przypadku Celeronów, trybu SMP (Symmetric Multi-Processing). Zastosowanie Cyriksa III w komputerach dwuprocesorowych zbudowanych na bazie takich płyt, jak np. Abit BP6 będzie niemożliwe.
Interesująca jest również architektura nowego układu. Jądro procesora to konstrukcja superskalarna, bazująca na projekcie firmy Cyrix, znanym do tej pory pod kodową nazwą Cayenne. Wewnątrz rdzenia, oprócz dwupotokowej jednostki stałoprzecinkowej, znajduje się dwupotokowy koprocesor współpracujący z modułami MMX i SIMD-FP (odpowiedzialny za realizację kodu 3DNow!), jednostka przewidywania skoków i rozgałęzień z 512–wejściowym buforem BTB (Branch prediction Table Buffer), moduł spekulatywnego wykonywania rozkazów oraz jednostka wstępnego pobierania i dekodowania rozkazów. Każdy z potoków wykonawczych, zarówno dla jednostki stało-, jak i zmiennoprzecinkowej, jest siedmiopoziomowy. Co ciekawe, w przypadku równoległego przetwarzania rozkazów zmiennoprzecinkowych możliwe jest przemieszczanie wykonywanej instrukcji “w dół” nie tylko wewnątrz własnego, ale również przekazanie jej do drugiego, sąsiedniego potoku. Identyczny mechanizm zastosowano również w dwupotokowej jednostce MMX. Technologia ta nazywana parowaniem (pairing), umożliwia wyjątkowo efektywne przeprowadzanie obliczeń numerycznych. Innym wprowadzonym usprawnieniem jest możliwość przełączenia rejestrów zmiennoprzecinkowych w tryb MMX/FPU w trakcie zaledwie jednego cyklu zegarowego (dotychczas potrzebne były trzy cykle).
W układzie VIA Cyrix III zastosowano dodatkowy mechanizm umożliwiający śledzenie kodu programu przez moduł spekulatywnego wykonywania instrukcji – niezależne od jednostki przewidywania skoków. Dzięki temu “podwójnemu tropieniu” rozgałęzień jednostka spekulatywna “wie”, że warunek skoku został spełniony. Tak więc jednocześnie (w tym samym cyklu zegarowym) wraz z instrukcją skoku zostaje przetworzony pierwszy z rozkazów występujący zaraz po spełnionym warunku – w dotychczasowych rozwiązaniach instrukcje występujące po skoku warunkowym wykonywane były dopiero od następnego cyklu zegarowego. Ponieważ rozkazy skoków (dla procesorów zgodnych z x86) stanowią ponad 15% wykonywanego kodu programu, nie trzeba nikogo przekonywać, jakie korzyści daje zastosowana w Joshule technologia.
Nowe jednostki centralne spod znaku VIA mogą pracować z 66-, 100- i 133-megahercową magistralą systemową, podczas gdy konkurencyjny Celeron jedynie z 66-megahercowym FSB. Pierwsze z seryjnie produkowanych egzemplarzy (VIA Cyrix III 500 i VIA Cyrix III 533) działają z częstotliwością 433 lub 466 MHz, a ich wydajność odpowiada 500- i 533-megahercowym układom Intela. Zgodnie z dotychczasową tradycją firmy Cyrix w nazewnictwie nowych modeli CPU zastosowano tzw. wskaźnik PR (Pentium Rating), jednak tym razem za punkt odniesienia posłużyły oczywiście procesory Celeron.
Firma Intel nie zamierza łatwo zrezygnować z dominacji na rynku układów współpracujących ze złączem Socket 370. Już niedługo pojawią się nowe Celerony wykonane w technologii 0,18 mikrona, obsługujące instrukcje SSE.