Szybsze procesory, które zużywają mniej prądu – to cel, ku któremu zmierza postęp techniczny w dziedzinie konstruowania chipów. Jednocześnie wiąże się to z koniecznością zmniejszania rozmiarów elementów półprzewodnikowych, z których składa się chip – czyli tranzystorów. Mniejsze rozmiary tych ostatnich oznaczają, że na tej samej powierzchni chipa zmieści się ich więcej i będą mogły one działać przy mniejszym napięciu, co wydłuży czas pracy urządzeń mobilnych takich jak smartfony i tablety. Znaczy to też, że tranzystory będą mogły działać szybciej, pobierając tyle samo prądu co dotąd, ponieważ chipy nie będą się tak szybko nagrzewać.
Podczas gdy przed ośmiu laty na procesor Pentium 4 składało się 125 milionów tranzystorów o rozmiarze 90 nanometrów (nm), dzisiejszy CPU Sandy Bridge zbudowany jest z miliarda tranzystorów w technologii 32 nm. Jednak gdy mowa o możliwościach zmniejszania stosowanych od dziesiątek lat MOSFET-ów, czyli tranzystorów polowych o strukturze metal, tlenek, półprzewodnik (Metal- Oxid-Semiconductor Field Effect Transistor), osiągnięto już granicę: przy rozmiarach między 30 i 20 nm tranzystory MOS tracą sprawność. Gdyby więc producent chipów chciał budować jeszcze mniejsze tranzystory, musi zmienić ich architekturę.
Prądy upływu hamują miniaturyzację
Problemem w przypadku tranzystorów MOS o rozmiarze mniejszym niż 30 nm okazuje się utrata potencjału. Jako układ scalony, każdy tranzystor przedstawia potencjalnie wartość bitu (0 lub 1). Przełączają się one, kiedy na bramce pojawia się napięcie. Otwiera się wtedy kanał w podłożu i elektrony mogą płynąć w krzemie od źródła do drenu. Jeśli jednak poszczególne części składowe tranzystorów (źródło, bramka i dren) wskutek procesu pomniejszania znajdą się zbyt blisko siebie, zaczną wywierać na siebie wpływ. Elektrony wędrują wtedy przez kanał, mimo że przy bramce nie występuje żadne napięcie – tak powstają prądy upływowe. Jeśli układ ma prawidłowo funkcjonować, trzeba podwyższyć napięcie robocze, a tym samym zwiększyć zużycie prądu – dalsze zmniejszanie tranzystorów nie przynosiłoby więc żadnych korzyści. Żeby odzyskać kontrolę nad otwieraniem i zamykaniem kanału, trzeba by przebudować tranzystor.
Dotychczas producenci chipów próbowali zoptymalizować warstwę izolacyjną między bramką i kanałem. Cieńszy izolator (gate oxid) z lepiej przewodzącego materiału (zastąpienie tlenku krzemu tlenkiem hafnu) powinien przyczynić się do wyeliminowania prądów upływowych, jednak w przypadku tranzystorów 32-nanometrowych gate oxid ma grubość niewiele ponad 1 nm. Dla porównania dodajmy, że atom krzemu ma średnicę ok. 0,3 nm. Dalsza redukcja skutkowałaby tym, że zawsze jakieś niekontrolowane elektrony wędrowałyby także od bramki do kanału, w efekcie czego pojawiłoby się nowe źródło dla prądów upływowych. Jedynym rozwiązaniem opisanego problemu wydaje się wyizolowanie kanału z reszty podłoża, jak uczynił Intel w swoich procesorach generacji Ivy Bridge. Procesor taki składa się nawet z 1,4 miliarda 22-nanometrowych tranzystorów. W tranzystorach Tri-Gate kanał został wydobyty z podłoża i z trzech stron odizolowany od bramki. Jednak tylko Intel potrafi dzisiaj wykorzystywać tranzystory Tri-Gate w produkcji seryjnej. Inni wytwórcy albo zamierzają pójść w jego ślady dopiero za dwa lata, albo wiążą nadzieje z FD-SOI (Fully Depleted Silicon-on- -Insulator), alternatywną i równie efektywną technologią budowy tranzystorów. W FD-SOI wkomponowana została dodatkowa warstwa tlenku między podłożem a kanałem. Warstwa ta (BOx, czyli Buried Oxide) oddziela kanał, który w generacji tranzystorów 28-nanometrowych ma grubość 7 nm, od podłoża. Jednocześnie źródło i dren nie są już umieszczane w podłożu, lecz na nim.
Chipy mobilne działają dwukrotnie dłużej
Chipy z tranzystorami FD-SOI są, w przeciwieństwie do Tri-Gate’ów, wytwarzane w dotychczasowym procesie produkcyjnym, lecz wymagają nowego typu wafl a krzemowego, na którym znajdowałaby się już warstwa BOX. Dlatego FD-SOI można wyprodukować taniej, jednak ich wafl e są znacznie droższe. Wafel do tranzystorów MOS kosztuje ok. 120 euro, natomiast gdy chodzi o wafel do FD-SOI, producenci muszą liczyć się z kosztami rzędu 500 euro. Mimo to największy europejski wytwórca chipów, STMicroelectronics (ST), rozpoczął już – jako pierwszy – produkcję i zaoferował tranzystory FD- -SOI dla chipsetu NovaThor firmy ST-Ericsson, który znajduje się np. w smartfonach Sony Xperia.
Rozmiar tranzystorów produkowanych w zeszłym roku to 28 nm, a na ten rok planowane jest 20 nm – wtedy Intel pozostałby w tyle. Ponieważ ST zleciło produkcję fabrykom GlobalFoundries, tranzystory FD-SOI mogłyby pozwolić na przyspieszenie pracy procesorów także AMD i IBM – AMD to przecież założyciel GlobalFoundries. Przejście na FD-SOI oznacza według ST zwiększenie częstotliwości taktowania chipów mobilnych z osiąganych obecnie 2 do 2,5 GHz, a także dłuższy o parę godzin czas działania na baterii, ponieważ zużycie prądu przy pełnym obciążeniu zmniejszy się o 35 proc. Jeśli chip jest słabo obciążony i zasilany tylko niewielkim napięciem, np. 0,6 wolta, zużycie zmniejsza się nawet o połowę. Dzięki temu FD-SOI osiąga współczynnik sprawności porównywalny ze współczynnikiem Tri-Gate’a, a jest to wynik, którego tradycyjne tranzystory MOS nigdy nie byłyby w stanie uzyskać.
MNIEJSZE UKŁADY SCALONE
Prawo Moore’a mówi, że stopień złożoności zintegrowanych układów scalonych regularnie się zwiększa – mniej więcej co 24 miesiące. Krótko mówiąc: wskazane jest, by tranzystory były coraz mniejsze. Jednak gdy schodzimy poniżej 30 nm, utrzymanie wzrostu wydajności możliwe jest tylko przez zmiany w architekturze tranzystorów. Zainaugurował je Intel ze swoim Tri-Gate’em – a teraz nadchodzi FD-SOI dla chipów mobilnych w smartfonach.
FD-SOI W SZCZEGÓŁACH
Tranzystory przełączają się, kiedy przy bramce występuje napięcie. Wtedy w podłożu otwiera się kanał, przez który elektrony płyną od źródła do drenu. Jednak w przypadku rozmiaru mniejszego niż 30 nm źródło/dren i podłoże wywierają na siebie wpływ – w efekcie elektrony dyfundują przez kanał w sposób niekontrolowany. W Fully Depleted Silicon- -on-Insulator (FD-SOI) wbudowana jest warstwa izolująca o nazwie Buried Oxide (BOx). Zmniejsza ona zakłócenia, ponieważ źródło i dren mają bezpośredni kontakt tylko z tą częścią podłoża, która przewidziana jest na kanał. Dzięki temu można budować tranzystory o rozmiarach aż do 14 nm.
TRANZYSTOR – DRZEWO GENEALOGICZNE
Użytkowane od dziesiątek lat tranzystory MOS już się przeżyły. Tranzystory SOI obu typów działają bardziej efektywnie dzięki warstwie izolacyjnej BOx, która minimalizuje prądy upływowe. Równie wydajnie funkcjonują tranzystory Tri-Gate Intela. Rozwiązaniem optymalnym byłaby kombinacja obu typów.
